第二十四卷 第五期 - 2013年七月十九日 PDF
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新多晶矽閘極製作技術用於改善65奈米低功率互補式金氧半電晶體
胡展源、陳志方*、張守進
國立成功大學電機資訊學院微電子工程研究所
 
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互補式金氧半(CMOS)製程技術持續微縮化以改善CMOS元件的性能時,雖然多晶矽閘極之製作技術已有眾多的研究,然而多晶矽的微結構對於元件特性的影響卻少有探討。因此本文將探討一個新的多晶矽閘極製作技術對CMOS元件特性(包括: 元件不匹配, Ioff-Idsat, 短通道效應, 閘極氧化層品質)的影響,實驗結果顯示此新的多晶矽閘極製作技術可以改善元件的特性。

本文所使用之元件是在p-型矽<100>基板上使用標準65奈米低功率之CMOS製程所製造,約1.9奈米等效厚度之超薄閘極氧化層是由脈衝式射頻耦合電漿氮化技術所形成,約100奈米厚度之多晶矽閘極是由二種不同多晶矽閘極製作技術(名為Poly A與Poly B其中Poly B是新的技術)所形成,新的Poly B技術使用3200 sccm SiH6/H2氣體,而傳統的Poly A技術使用60 sccm SiH4氣體,Poly A與Poly B技術都是在710℃與50 torr條件下使用低壓化學氣相沉積法成長多晶矽層,之後的多晶矽層經由193奈米微影技術與精確的製程控制以製作出55奈米長度的多晶矽閘極。而後再進行850℃再氧化、低掺雜汲極、源極/汲極離子佈值、快速熱退火等技術以完成元件的前段製程,最後再進行多層金屬內連線以完成元件的後段製程。

為了探討新的多晶矽製作技術對元件特性的影響,元件之Idsat不匹配首先被檢驗,Idsat不匹配是定義為順向Idsat之值減去反向Idsat之值的標準差再乘以3倍,圖1呈現多晶矽閘極不同寬度與長度的不匹配特性,因為較小的斜率代表較佳的元件匹配,圖1的結果顯示新的Poly B技術製作出的NMOSFET與PMOSFET都有較佳的元件匹配。此外我們也使用多晶矽閘極寬度為1微米長度為70、60、55奈米的元件去檢視Ioff-Idsat特性,結果如圖2所示,新的Poly B技術在相同的Ioff下Idsat有5%~8%的增加,也就是說在相同的Idsat下新的Poly B技術可以降低元件的Ioff

除了檢驗Idsat不匹配與Ioff-Idsat特性,我們也量測汲極導致位障降低(DIBL)以檢驗元件的短通道效應,DIBL是定義為Vtlin-Vtsat(其中Vtlin與Vtsat分別為線性區與飽和區的起始電壓),由圖3的結果可知,新的Poly B技術有較低的DIBL,所以使用新的Poly B技術可以改善元件的短通道效應,此結果是二個因素所造成,第一個因素是Poly B技術可長出較小的多晶矽晶粒,第二個因素是Poly B技術可長出較直的多晶矽形狀。因為多晶矽晶粒的大小可能會影響閘極氧化層的品質,我們也量測閘極氧化層崩潰電壓(VRDB)以檢驗閘極氧化層的品質,使用如圖4(a)中的手指狀元件結構(可偵測多晶矽底部的氧化層品質)進行量測,由圖4的結果顯示,Poly B技術可以改善元件崩潰電壓的大小值與均勻性,因此新的Poly B技術也可以改善閘極氧化層品質。

藉由本文的研究,可知本文所提出的新多晶矽製作技術,可改善CMOS元件之元件匹配、 Ioff-Idsat、短通道效應、閘極氧化層品質等特性,此新的多晶矽製作技術,預期將有助於在未來製作更先進微小的CMOS元件。
圖1、不同多晶矽製程技術製作之(a) NMOSFET與(b) PMOSFET之Idsat不匹配與之關係。

圖2、不同多晶矽製程技術製作之(a) NMOSFET與(b) PMOSFET之Ioff與Idsat之關係。

圖3、不同多晶矽製程技術製作之(a) NMOSFET與(b) PMOSFET之DIBL量測結果。

圖4、不同多晶矽製程技術製作之(a) NMOSFET與(b) PMOSFET之閘極氧化層崩潰電壓量測結果。
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